Cadence Design Systems Sigrity 2019

Cadence Sigrity 2019是一款專業(yè)的高速電路設(shè)計仿真軟件，這款軟件可以將PCB設(shè)計和分析擴展到封裝和電路板之外。軟件基于Sigrity專利技術(shù)，可以有效地提升各類高級物理設(shè)計的效率。新版本的Sigrity 2019還帶來了全新的功能，優(yōu)化了工作效率。

主要特色：

• 可以分析板上任意結(jié)構(gòu)的電磁耦合特性，為器件/去耦電容的放置位置以及過孔的排布提供依據(jù)

• 可以提取IC封裝電源網(wǎng)絡(luò)與信號網(wǎng)絡(luò)的阻抗(Z)參數(shù)及散射(S)參數(shù)，研究電源的諧振頻率以及輸入阻抗，或研究信號的插入損耗及反射系數(shù)，為精確分析電源和信號的性能提供依據(jù); 為時域SSN仿真提供可靠的寬帶網(wǎng)絡(luò)參數(shù)模型

• 分析整板遠場和近場的EMI/EMC性能，全三維顯示復(fù)雜的近場輻射水平，為解決板級的EMI/EMC問題提供依據(jù)

• 分析板上任意位置的諧振特性，找出系統(tǒng)在實際工作時電源平面上的諧振及波動特性，為電源的覆銅方式及去耦電容的放置位置提供依據(jù)

• 支持疊層以及其他物理設(shè)計參數(shù)的假定(What-if)分析，快速評估設(shè)計參數(shù)對系統(tǒng)性能的影響

• 基于專利算法的精確直流求解引擎(PowerDC)，可支持從直流(DC)到寬頻段的精確模型提取

• 與三維(3D)IC封裝設(shè)計和板級設(shè)計工具無縫集成

仿真實例：

高速信號在傳輸?shù)倪^程中由于layout走線的不良會導(dǎo)致反射串?dāng)_等信號完整性問題，這節(jié)我們仿真DDR信號特征阻抗和串?dāng)_參數(shù)，加深對layout的理解。

阻抗不匹配導(dǎo)致的反射失真

串?dāng)_

1. 打開PowerSI，load layout file。（我這圖是已經(jīng)仿真完了的）

2. 點擊“Setup Net Groups”，選擇TX 器件，這里勾選這個線路的CPU U12，點擊下一步。

3. 選擇RX端，這里勾選這個線路的DDR顆粒U11，點擊下一步。

4. 確認電源網(wǎng)絡(luò)/GND網(wǎng)絡(luò)，直接點擊下一步到分組界面，因為只是練習(xí)，我們把DDR的地址和數(shù)據(jù)等信號都分為一個組，真正項目需要分清楚；點擊第一個，再shift點擊最后一個，全分為一個組，命名為DDR，然后直接到finish。

5. 點擊“Setup Trace Check Parameters”設(shè)置檢查參數(shù)，默認是勾選阻抗和耦合，設(shè)置顯示耦合2%以上，選擇“根據(jù)group檢查”，點擊OK，開始仿真。

6. 仿真結(jié)果又表格形式和layout形式，我們偏向于看layout形式，需要具體點時可以再看表格。

7. impedance layout overlay會將CPU和DDR的走線以layout的形式顯示出來，根據(jù)顏色區(qū)分。

阻抗柱狀圖也比較直觀，每條線摘出來，這里不僅可以看到哪個地方阻抗偏高偏低，還可以看到走線長度。

8. coupling layout overlay通過顏色深淺將串?dāng)_強度表現(xiàn)出來，可以看出走線越近的地方串?dāng)_越大，一般低于5%信號質(zhì)量不會受到太大影響。